পিএলএল: Yes, প্রধান উদ্দেশ্য: Memory, DDR2, ইনপুট: SSTL-18, আউটপুট: SSTL-18, সার্কিটের সংখ্যা: 1, অনুপাত - ইনপুট: আউটপুট: 1:10,
পিএলএল: No, আউটপুট: Clock,
পিএলএল: Yes, প্রধান উদ্দেশ্য: SONET/SDH, Stratum, ইনপুট: LVCMOS, আউটপুট: LVCMOS, LVPECL, সার্কিটের সংখ্যা: 1, অনুপাত - ইনপুট: আউটপুট: 11:13,
পিএলএল: Yes, প্রধান উদ্দেশ্য: SONET/SDH, Telecom, ইনপুট: LVCMOS, আউটপুট: LVCMOS, LVPECL, সার্কিটের সংখ্যা: 1, অনুপাত - ইনপুট: আউটপুট: 6:5,
পিএলএল: Yes, প্রধান উদ্দেশ্য: 3G, Ethernet, SONET/SDH, ইনপুট: LVCMOS, LVDS, LVPECL, আউটপুট: LVDS, সার্কিটের সংখ্যা: 1, অনুপাত - ইনপুট: আউটপুট: 2:2,
পিএলএল: Yes, প্রধান উদ্দেশ্য: SONET/SDH, ইনপুট: CMOS, আউটপুট: CML, CMOS, সার্কিটের সংখ্যা: 2, অনুপাত - ইনপুট: আউটপুট: 3:3,
পিএলএল: Yes, প্রধান উদ্দেশ্য: Ethernet, SONET/SDH, Telecom, ইনপুট: LVCMOS, আউটপুট: LVCMOS, সার্কিটের সংখ্যা: 1, অনুপাত - ইনপুট: আউটপুট: 11:10,
পিএলএল: Yes, প্রধান উদ্দেশ্য: Ethernet, SONET/SDH, ইনপুট: CML, আউটপুট: CML, সার্কিটের সংখ্যা: 1, অনুপাত - ইনপুট: আউটপুট: 2:2,
